2026 年 9 月 1 日，上海合见工业软件集团股份有限公司（简称「合见工软」）在 2026 IDAS 设计自动化产业峰会期间，发布国内首款三维芯片物理设计工具 UniVista 3DIC Designer。该工具基于公司自研的原生真三维布局算法，宣称专为国产先进工艺节点打造，可全面适配逻辑折叠与韬定律技术路线。它的发布，使国产 EDA 在商用级 3DIC 物理设计这一环节有了首个自研产品。

三维芯片（3DIC）是 AI 等算力芯片继续提升性能与密度的主要路径，但这一环节长期缺少可用的国产商用工具。当前主流的 3D 封装 EDA 方案，均由面向 2.5D 的传统平面工具扩展而来，只能完成芯粒、中介层、硅桥、HBM 集成等粗粒度的分层堆叠；面向逻辑折叠所需的单元级原生 3D 全局协同工具，此前仍停留在早期原型阶段。UniVista 3DIC Designer 定位的正是后一类场景，为逻辑折叠技术从原型走向规模化落地提供工具支撑。

在功能上，该工具聚焦 2-die/3-die 逻辑折叠、多裸片异构堆叠等前沿架构，可面向 10 亿门级超大规模设计开展工作。其底层架构针对逻辑折叠与混合键合（Hybrid Bonding）场景重构，依托原生真三维布局与 GPU 并行加速，处理超大容量网表卡顿、跨裸片时序/布线/热密度多维度难以同步收敛、垂直 HBV 互连约束难平衡、多层堆叠局部热点等工程难题，支持从 RTL/网表输入到最优 3DIC 架构的闭环交付，缩短先进封装与三维芯片的上市周期。

按合见工软公开信息，该工具的核心能力集中在五个方面：

  • 智能架构探索与自动化分区：面向 10 亿门级设计开展模块级、标准器件级混合自动网表分区，探索最小可行面积与最优堆叠方案，同时兼顾裸片内与裸片间的可布线性；
  • 自动化跨 Die 物理设计与对齐：自动分配 TSV、HBV 高密度互连资源，支撑跨 Die 电压域自动对齐与供电网络协同规划；
  • 目标驱动优化与 3D 协同放置：围绕拥塞、线长、时序、面积、热功耗多维度并行优化，缩短关键路径跨 Die 距离，并用功耗密度与热感知策略避免局部热点；
  • 自动化 3D 时序闭合：自动生成跨 Die 时序约束与时序预算，一键输出跨 Die SDC 文件，实现多 Die 之间时序协同收敛；
  • CPU+GPU 异构并行计算：采用深度调优的 CPU+GPU 异构架构，兼容分布式集群多任务调度，突破传统单核 CPU 引擎的效率瓶颈。

同一场发布会上，合见工软还发布了国产先进工艺节点收敛工具 UniVista NodeClosure，以及国产首个 Agentic EDA 智能体战略体系。其中 NodeClosure 补齐的是国产数字 EDA 后端 ECO（工程指令变更，Engineering Change Order）的核心能力：在布局布线完成、临近流片的阶段，以局部微创方式修复时序违例、逻辑缺陷与物理规则问题，避免全流程返工；同时可赋能国产晶圆厂落地定制化设计规则，提升芯片量产良率。

从产业角度看，这三项成果对应了国产 EDA 链条上的不同缺口：UniVista 3DIC Designer 补齐三维物理设计底座，UniVista NodeClosure 补齐后端流片收尾能力，Agentic EDA 智能体战略体系则指向设计流程的自动化方向。在逻辑折叠与韬定律技术路线下，国产先进工艺节点的三维芯片设计第一次有了可用的商用级起点；这条路线能否在真实芯片项目中持续跑通、持续收敛，将直接影响国产算力芯片三维化的推进速度。